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                                              消除信號反射的匹配方式介紹
                    
    (作者:上海延清電子)

       在高速PCB設計中,信號的反射將給PCB的設計質量帶來很大的負面影響,而要減輕反射信號的負面影響,有三種方式:
       1),降低系統頻率從而加大信號的上升與下降時間,使信號在加到傳輸線上前,前一個信號的反射達到穩定;
       2),縮短PCB走線長度使反射在最短時間內達到穩定;
       3),采用阻抗匹配方案消除反射;
     
     在高速系統設計中,第1種是不可能的,而第2種也是不實際的,通常要縮短PCB布線長度,可能需要增加布線層數、增加過孔數,從而得不償失,那么第3種是最好的方法,常用的阻匹配方式有以下幾種:
     

      1.源端串聯匹配   
      源端串聯匹配就是在輸出BUFFER上串接一個電阻,使BUFFER的輸出阻抗與傳輸線阻抗一致;此電阻在PCB設計時應盡量靠近輸出BUFFER放置 ,常用的值為:33毆姆。
      對于TTL或CMOS驅動,信號在邏輯高及低狀態時均具有不同的輸出阻抗,而一些負載器件可能具有不同的輸入輸出阻抗,不能簡單的得知,所以在使用串聯端接匹配時,在具有輸入輸出阻抗不一致的條件下,可能不是最佳的選擇;在布線終端上存在集總線型負載或單一元件時,串聯匹配是最佳的選擇;
    串聯電阻的大小由下式決定:
                           R=ZO-R0     ZO--傳輸線阻抗     R0--BUFFER輸出阻抗
      串聯匹配的優點:提供較慢的上升時間,減少反系量,產生更小的EMI,從而降低過沖,增加信號的傳輸質量;
      串聯匹配的缺點:當TTL/CMOS出現在同一網絡上時,在驅動分布負載時,通常不能使用串聯匹配方式。

      2.終端并聯匹配 
      由在走線路徑上的某一端連接單個電阻構成,這個電阻的阻值必須等于傳輸線所要求的電阻值,電阻的另一端接電源或地;簡單的并聯匹配很少用于CMOS與TTL設計中;
     并聯匹配的優點:可用于分布負載,并能夠全部吸收傳輸波以消除反射;
     并聯匹配的缺點:需額外增加電路的功耗,會降低噪聲容限。
      3.戴維南匹配  
                  Vref=R2/(R1+R2)
    ·V 
                        Vref--輸入負載所要求的電壓
                        V--電壓源     R1---上拉電阻  R2--下拉電阻
      當R1=R2時,對高低邏輯的驅動要求均是相同的,對有些邏輯系列可能不能接受;
      當R1>R2時,邏輯低對電流的要求比邏輯高大,這種情況對TTL與COMS器件是不能工作的;
      當R1<R2時,這種對大多數的設計比較合適;
     
    戴維南匹配的優點: 能夠全部吸收傳輸波以消除反射,尤其適合用于總線使用;
      戴維南匹配的缺點:需額外增加電路的功耗,會降低噪聲容限;

      4.RC網絡匹配  
      端接電阻應該等于傳輸線的阻抗Z0,而電容一般非常小(20PF--600PF);RC網絡的時間常數必須大于兩倍的信號傳輸延時時間;
      RC端接匹配的優點:可在分布負載及總線布線中使用,它完全吸收發送波,可以消除反射,并且具有很低的直流功率損耗;
      RC端接的缺點:它將使非常高速的信號速率降低,RC電路的時間常數選擇不好會導致電路存在反射,對于高頻、快速上升的信號應多加注意。

      5.二極管匹配
      二極管匹配方式常用于差分或成對網絡上,采用二極管匹配會使其負載變成非線性,可能會增加EMI的問題。
     
    各種匹配方式的特征如下表所示:
     

    終端類型 元件數 延時情況 電源要求 元件值 備注
    并聯 1 R=Z0 功耗很大
    戴維南 2 R=2Z0  
    RC 2 R=Z0,C很小  
    二極管 2 根據電源電壓寶  

                                                      文章來源:上海延清電子科技


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